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怎么說(shuō)呢，用for最快，generate 和endgenerate 只是標(biāo)注，省略可運(yùn)行。 `timescale 1ns/1ns module top_module( input [15:0] in, output [15:0] out ); genvar i; for(i=0;i<16;i=i+1)begin:for1 assign out[16-i-1] = in[i]; end endmodule

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0] C; wire [4:0] c_temp; // assign S[0] = A_in[0] ^ B_in[0] ^ C_1; // assign S[1] = A_in[1] ^ ...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr ,input [WIDTH-1:0] wdata ,input rclk ,input renc ,input ...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度對(duì)2取對(duì)數(shù)，得到地址的位寬。 ,input [WIDTH-1:0] wdata //數(shù)據(jù)寫(xiě)入 ,input rcl...

`timescale 1ns/1ns module game_count ( input rst_n, //異位復(fù)位信號(hào)，低電平有效 input clk, //時(shí)鐘信號(hào) input [9:0]money, input set, input boost, output reg[9:0]remain, output reg yellow, output reg red ); always@(posedge clk or negedge rst_n)begin if(!rst_n)begin ...

`timescale 1ns/1ns module triffic_light ( input rst_n, //異位復(fù)位信號(hào)，低電平有效 input clk, //時(shí)鐘信號(hào) input pass_request, output wire[7:0]clock, output reg red, output reg yellow, output reg green ); //寫(xiě)個(gè)狀態(tài)機(jī)，題出的有誤導(dǎo)性，按照紅黃綠紅循環(huán) //1 parameter idle = 6'b000001,s_green = 6'b000...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); // 注意使能只有一個(gè)enb,測(cè)出來(lái)是寫(xiě)使能，邏輯是~enb的時(shí)候是讀，且是assign 連線直接讀出來(lái) reg [3:0] data_ram [127:0]; //width = 4 deep = 128 always@(posedge clk)begin if...

`timescale 1ns/1ns module sale( input clk , input rst_n , input sel ,//sel=0,5$dranks,sel=1,10&=$drinks input [1:0] din ,//din=1,input 5$,din=2,input 10$ output reg [1:0] drinks_out,//drinks_out=1,output 5$ drinks,drink...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9時(shí)鐘切換點(diǎn) parameter div_e = 5'd8; //偶數(shù)周期 parameter div_o = 5'd9; //奇數(shù)周期 //之前得奇數(shù)分頻要求了占空比50%,所以牽扯到下降沿，現(xiàn)在這個(gè)未要求占空比，用clk_in上升沿即可,9分配1 4個(gè) 0 5個(gè) reg [7:0]cnt; ...

嗨害嗨

真難！