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? 投遞進(jìn)度條8.28 投遞簡(jiǎn)歷10.10 南研所三面，上午兩面，下午一面一面:面試官比較嚴(yán)肅，基本圍繞項(xiàng)目問(wèn)，穿插八股，大概40分鐘二面:面試官很和藹，善于引導(dǎo)，中途還閑聊了一會(huì)，介紹了下計(jì)算線(xiàn)里的崗位?；疽彩菄@八股。主管面: 面試官很專(zhuān)業(yè)，聊了聊項(xiàng)目，遇到問(wèn)題及解決方法，團(tuán)隊(duì)合作，薪資，base地，35分鐘左右10.11 25小時(shí)定律，入池開(kāi)泡因?yàn)樽约簩W(xué)歷問(wèn)題，有點(diǎn)擔(dān)心能不能開(kāi)，但還是許愿offer，愛(ài)信等。????（附南研所里的大鵝）

部門(mén): ICT計(jì)算產(chǎn)品線(xiàn)base: 杭州崗位: 邏輯3.31  投遞5.13 重開(kāi)流程5.21 免機(jī)考5.28 測(cè)評(píng)5.30 技術(shù)面+主管面5.31 進(jìn)池子許愿offer，沒(méi)有其他offer了??---------------------6.18今天問(wèn)了下應(yīng)該是沒(méi)有機(jī)會(huì)了秋招再來(lái)了華子

#fpga工程師實(shí)習(xí)生#記錄一下今天面試異格技術(shù)的經(jīng)過(guò)異格技術(shù)是一家專(zhuān)注于fpga芯片的公司，我所應(yīng)聘的崗位是EDA軟件測(cè)試上來(lái)hr問(wèn)我對(duì)這個(gè)崗位是否了解，然后介紹了一下這個(gè)崗位的工作內(nèi)容eda軟件測(cè)試和數(shù)字邏輯部門(mén)也有很大的接軌，要溝通合作，eda軟件測(cè)試參與芯片設(shè)計(jì)全流程的設(shè)計(jì)，從rtl層到物理實(shí)現(xiàn)，需要會(huì)用verilog寫(xiě)測(cè)試用例，是否會(huì)使用python，其他問(wèn)了主要簡(jiǎn)單的簡(jiǎn)歷上項(xiàng)目，最后寫(xiě)了一個(gè)狀態(tài)機(jī)整體面試過(guò)程非常輕松，面試官非常溫柔，問(wèn)的內(nèi)容也比較基礎(chǔ)。期待面試通過(guò)。

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); parameter IDLE = 5'b00001; parameter S1 = 5'b00010; parameter S2 = 5'b00100; parameter S3 = 5'b01000; parameter S4 = 5'b10000; //REG DEFINED r...

題目中reg變量再always塊中賦值 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); //PARAMETER defined parameter IDLE = 8'b00000001; parameter S1 = 8'b00000010; parameter S2 = 8'b00000100; parameter S3 = 8'b00001000; ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); parameter IDLE = 9'b000000001; parameter S1 = 9'b000000010; parameter S2 = 9'b000000100; parameter S3 = 9'b000001000; parameter S4 = 9'b000010000; parameter S5 = 9'b000100000; ...

異步復(fù)位，同步釋放顧名思義，將復(fù)位信號(hào)當(dāng)作異步信號(hào)，使用兩級(jí)寄存器進(jìn)行亞穩(wěn)態(tài)處理，使用同步后的信號(hào)作為復(fù)位信號(hào) `timescale 1ns/1ns module ali16( input clk, input rst_n, input d, output reg dout ); //*************code***********// reg rst_r, rst_rr; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin rst_r <= 1'b0; rs...

`timescale 1ns / 1ns module add_4 ( input [3:0] A, input [3:0] B, input Ci, output wire [3:0] S, output wire Co ); wire [4:1] C_reg; add_full add_full_inst1 ( .A (A[0]), .B (B[0]), .Ci(Ci), .S (S[0]), .Co(C_reg[1]) ...

全加器，例化三次半加器 `timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire C ); assign S = A ^ B; assign C = A & B; endmodule /***************************************************************/ module add_...

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); parameter IDLE = 5'b00001, S1 = 5'b00010, S2 = 5'b00100, S3 = 5'b01000, S4 = 5'b10000...

module sequence_generator( input clk, input rst_n, output reg data ); parameter IDLE = 6'b000001, S1= 6'b000010, S2=6'b000100, S3 = 6'b001000, S4 =6'b010000, S5 = 6'b100000; reg [5:0] curr_state, next_state; always @(posedge clk...