轉行上岸年薪40W+學長整理：IC面試之verilog（上）
1、同步復位和異步復位的區(qū)別，體現(xiàn)在verilog代碼中是什么樣子
如圖所示
2、 變量類型、四值邏輯和二值邏輯區(qū)別及使用
①二值邏輯只可以表示0和1；四值邏輯可表示0、1、x和z；
②二值邏輯仿真工具開辟的存儲空間更小且其行為更接近真實的電路；使用四值邏輯是因為實際過程中會出現(xiàn)錯誤，如volition等從而出現(xiàn)x和z態(tài)來提示出錯；
③二值邏輯的默認值是0；四值邏輯的默認值為x。
3、 Wire、reg 和 logic有什么區(qū)別
①總結Verilog wire和reg的區(qū)別：
wire表示導線結構，reg表示存儲結構。
wire使用assign賦值，reg賦值定義在always、initial、task或function代碼塊中。
wire賦值綜合成組合邏輯，reg可能綜合成時序邏輯，也可能綜合成組合邏輯。
②總結SystemVerilog logic的使用方法：
單驅動時logic可完全替代reg和wire，除了Evan提到的賦初值問題。
多驅動時，如inout類型端口，使用wire。
4、 使用權重時，:= 和 :/ 區(qū)別
：=表示值范圍內的每一個值的權重是相同的；：/表示權重均分到值范圍內的每一個值。如src dist {[1:3]:=60};1,2,3的權重都是60，概率均為60/180; dst dist {[1:3]:/60};1,2,3權重均分60，為20,概率為20/60.
5、 隨機時，如果想把constraint里的某個數(shù)據(jù)不讓它隨機，使用什么方法
①如果只有少數(shù)幾個變量需要修改，可以調用rand-mode()；函數(shù)把這些變量設置為非隨機數(shù)；如p.length.rand_mode(0);p.length=42。
②p.constraint_mode(0);關閉隨機約束塊；(0)；關閉，(1);打開
6、 array中，pack和unpack的區(qū)別
①非合并數(shù)組：如 bit [7:0] arry1[3];
存儲方式：按[7:0] 8位存放，32位中沒使用也會繼續(xù)開辟新空間
②合并數(shù)據(jù)：如bit [3:0] [7:0] arry2;
存儲方式：緊湊連續(xù)存放，32位不存放完不會開辟新空間
7、 oop的主要特點
8、有兩個變量rand A, rand B, 怎么控制b先隨機
可以加入把B加入到fork join中。如：
initial begin
transaction t;
t=new();
fork
t.randomize(B);
join
t.randomize(A);
end
9、covergroup在哪里定義，哪里例化，有哪些，分別怎么做采樣，根據(jù)什么來寫
10、狀態(tài)機分類；
11、setup time, hold time,
①Setup/holdtime是芯片對輸入信號和時鐘信號之間的時間要求。Setup time是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。
②hold time是指觸發(fā)器的時鐘信號上升沿到來以后， 數(shù)據(jù)穩(wěn)定不變的時間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器
12、sv中隊列的方法是什么(push, pop insert之類的), 說一下隊列、動態(tài)數(shù)組、關聯(lián)數(shù)組怎么用
①隊列；可以在一個隊列的任何位置進行增加或者刪除元素;聲明q[$]包含方法有q.insert(i,j)—在固定位置i插入數(shù)j；q.push_front(bask)—前(后)插入；j=q.pop_back(front)—從后(前)取出給j
②動態(tài)數(shù)組：new[]來制定位寬；如
int dyn[];
initial begin
dyn = new[5];
end
③ 關聯(lián)數(shù)組：其主要針對需要超大空間但又不是全部需要所有數(shù)據(jù)的時候使用，類似于hash，通過一個索引值和一個數(shù)據(jù)組成,索引值必須是唯一的。
13、競爭與冒險
①競爭： 在組合電路當中，當某個輸入變量具有兩條以上的路徑到達輸出端的時候，由于每條路徑上的延遲時間的不同，到達終點的時間就會有先有后，這一現(xiàn)象稱作競爭。所以這是一個輸入級的概念。
②冒險：組合邏輯電路中有兩個輸入信號A和B，當A、B同時向相反的邏輯電平跳變（A : 1—> 0 ; B : 0 —> 1），有可能導致輸出端可能產生毛刺的現(xiàn)象，稱為冒險。這是一個輸出級概念。
③解決方法：
方法一：接入濾波電容
在輸出端并接一個濾波電容Cf，可以將毛刺的幅度削弱至有效點平范圍之下。
缺點：增加了輸出電壓波形的上升時間和下降時間，使波形變壞。適合對輸出波形前后無嚴格要求的場合。
方法二：引入選通脈沖
設法得到一個與輸入信號同步的選通脈沖，對這個脈沖的寬度和作用時間有嚴格要求。
方法三：增加冗余項
例如：Y = AB +A’C，在B=C=1的條件下，會產生競爭冒險。通過增加冗余項BC來消除。
由于BC=1，所以Y = AB +A’C + BC成立。
此時，無論A的狀態(tài)如何變化，都不會引起競爭與冒險。
方法四：加blocking clock;
14、怎么收集功能覆蓋率的；
15、sv中的約束，怎么將256個數(shù)從小到大排列，不用sort方法
constraint c {for(int i=0;i<7,i++)
for(int j=i+1;j<8:i++)
if(array[i]>array[j]) begin
int temp = arrays[i];
arrays[i] = arrays[j];
arrays[j] = temp;
end;}
16、rand和randc
17、SV中同步方式有哪幾種
①事件（event）
event可用于實現(xiàn)線程的同步，通過->操作符來觸發(fā)事件，通過@和wait來等待事件。在這當中，@為邊沿敏感型，可能出現(xiàn)因事件已經被觸發(fā)而被阻塞住的情況，而wait(xx.triggered)則是電平敏感，如果當前事件已經被觸發(fā)也不會被阻塞
②旗語（semaphore)
旗語可以實現(xiàn)對同一資源的控制訪問，當一個資源存在多個請求時，可通過semaphore的方式來分配“鑰匙”來控 制多方的訪問請求。
③、信箱（mailbox）
在使用sv搭建驗證環(huán)境時，mailbox的使用還是比較普遍，主要用于各個組件之間的通信（及信息傳輸）
18、談談SV中的class
①驗證證環(huán)境的不同組件其功能和所需要處理的數(shù)據(jù)內容是不相同的。不同環(huán)境的同一類型的組件其所具備的功能和數(shù)據(jù)內容是相似的?；谝陨蟽牲c，驗證世界的各個組件角色明確、功能分立，使用面向對象編程與驗證世界的構建原則十分符合；
②class類：基本模塊包括成員變量和方法。在Verilog中module也可以包含變量和方法，只不過它是“硬件盒子”，class是“軟件盒子”。
③Verilog中沒有句柄的概念，即只能通過層次化的索引方式A.B.sigx，而SV中的class通過句柄可以將對象的指針賦予其它句柄，使得操作更加靈活。
④與硬件域例如module、interface不同的是，在class中聲明的變量其默認為類型為動態(tài)變量，即其聲明周期在仿真開始后的某時間點開始到某時間點結束。在class中定義的方法默認類型是動態(tài)方法，也可以通過關鍵字static修改為靜態(tài)方法。
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