編寫一個(gè)模塊，對輸入的時(shí)鐘信號clk_in，實(shí)現(xiàn)任意奇數(shù)分頻，要求分頻之后的時(shí)鐘信號占空比為50%。模塊應(yīng)包含一個(gè)參數(shù)，用于指定分頻的倍數(shù)。 模塊的接口信號圖如下： 要求：使用Verilog HDL語言實(shí)現(xiàn)，并編寫testbench驗(yàn)證模塊的功能。
輸入描述:
clk_in：輸入時(shí)鐘信號rst_n：復(fù)位信號，低電平有效
輸出描述:
clk_out：分頻之后的時(shí)鐘信號
加載中...